dc时编译不出延时

xiaozh

我的verilog代码中定义了延时链，用两个反相器连接成子模块cell作为延时单元,dc后发现综合出来的结果为module lcell_0 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_1 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_2 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_3 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_4 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_5 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_6 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_7 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_8 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule


module lcell_9 ( A, Z );
  input A;
  output Z;
  wire   A;
  assign Z = A;

endmodule

而且后仿真延时为0，用反相器搭应该有延时呀