schematic转veirlog

xihuwang

大家好：
     一个用shemetic电路图输入、全定制版图设计的芯片，想走半定制自动布局布线流程，需要将原电路图
设计，转成verilog网表。
     首次，在cadence环境下，已经将原设计中的标准单元，替换为了目标工艺标准单元库中的单元，即已
完成原设计电路转换为新单元库单元的实现，请问，如何由该电路图网表，生成veirlog网表。

谢谢！

rong00i8

cadence 内嵌 ncverilog 可以试一下

twentypp

nettran –cdl test.cdl –outType verilog –outName test.v

wandola

export verilog model

1iuwei

你好，找到方法了吗