求助verilog的朋友

zhang21225 · 发表于 2007-8-28 14:28:02

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阻塞性负值和非阻塞性
在设计中给怎么用?

zhang21225 · 发表于 2007-8-28 14:29:25

我是个新手,在自学hdl,请高手指点,
谢谢

huwei007 · 发表于 2007-8-28 18:09:34

看看这篇文档

fucloudsea · 发表于 2007-8-29 09:05:20

个人感觉，学习Verilog不能太生硬的用语法，灵活点，主要看你怎么用，一般时序电路用非阻塞语句，逻辑电路用阻塞语句。具体应用中要记得灵活，理解它们两者的区别，这样你编程起来就轻松了，一定要理解它们的真正意义。

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