about if-eles if-else (verilog)

donotknow · 发表于 2003-8-11 15:22:29

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x

case (rcv_stats)
abs:
if (sin)
      begin
         Rcv_next_state <= waiting;
      end
else if (~sin)
      begin
      Rcv_next_state <= rcv_locked;
      end
else
      begin
         Rcv_next_state <= check_lock;
      end
  ....
  请问是如何执行的，如果是顺序执行的话，由于if, else if的条件是对立的，一定有一个执行，是不是说else就永远不会执行？

jackzhang · 发表于 2003-8-11 15:25:43

只有一个被执行

donotknow · 发表于 2003-8-12 09:38:45

是不是说else就永远不会执行？

sunds99 · 发表于 2003-8-13 18:00:57

VHDL中有9值逻辑,并不是只有0和1两个值的.

z1222499 · 发表于 2003-9-3 10:17:31

else应该不会被执行吧！

caodb · 发表于 2003-9-18 14:27:56

在rcv_stats从sin变化到到~sin时，会存在一段时间的不稳定期，多长时间由布线决定，此时else会被执行，

bravelu · 发表于 2003-9-18 14:41:51

我觉得不会执行，综合器看到这个else可能会认为永远不可执行而优化掉。
没有试过，说错了勿怪。

sgjie · 发表于 2003-9-24 16:09:28

应该被综合掉了

cllf · 发表于 2010-9-10 14:01:12

学习...

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