【已解决】关于minimum spacing和via的一些错误

蔡斗

刚学做后端，在Calibre上run drc时出现了一些错误：
首先drc rule 用的是fab厂提供的一个2TM的，应该是没用错的；
错误1：Metal 1 minimum spacing
图1是其中一个错误地方，共有四个。然后我去查了下drc rule对应的check如图2 ，不理解DNSRAM和LRSRAM这些，只知道最小spacing是0.07.那么我的问题1是：在ICC中那个阶段能约束Metal spacing？我其实定义了define_routing_rule -spacing M1 0.14,也运行了route_opt -only_design_rule这条命令，但是没有作用。
routing information如下： 似乎define_routing_rule没起作用。

错误2：fix via size drc rule中的意思是via1必须是长0.07的正方形，且两个via1最小间距0.07吗？
我看了下Calibre中有1000多个via1的宽度超过了0.07，因为我用的双via。我分析了下via的组成：这幅图中的via是连到PG上的（因为std cell放在M1，strap布在M6 M7，所以要这些VIA？） ，共1929个，那这里的double via比列计算的分母是什么呢 ？
double via 的数量是499个，达到99%，意思是连PG的1929个via不计算在double via 分母内？问题2：链接pg strap的VIA会被double 吗？
图中绿色框是V1_2错误，表示两个VIA的间距 ，但是这两个via一个是VIA1AA，一个是VIA5F，和drc rule中的规定不冲突啊。
问题3：VIA的大小和间距怎么约束？
define_zrt_redundant_vias这条命令是不是只约束double via的？

第一次发帖写的有点乱，希望各位前辈指点。

君王

M1的情况我也遇到过，建议你看看出问题的地方是不是在capfiller上。M1的问题一般都是靠机器自动修吧，把附近的power via size缩小试试。via的问题的话手动拖吧，机器毕竟有时候很蠢的。

蔡斗

回复 2# 君王

M1的问题靠机器自动修是用什么命令啊？还有怎么缩小power via size？烦请具体点

蔡斗

顶一顶

蔡斗

自己顶

蔡斗

自己顶

君王

回复 3# 蔡斗


    M1的就直接route_zrt_eco ,砍via就是你选中你要缩短的via，打开属性栏，把via的长度缩短。（都改好了在eco 绕，尽量少用eco，用多了会影响timing）

蔡斗

上述DRC错误已经解决，可能原因如下：错误原因1：power strap放在M6和M7，所以strap会有via一直打到M1来连接std cell的VDD和VSS，当strap下有std cell时，std cell 的其中pin也要via连接，会有冲突。所以需要设置set_pnet_options -complete "M6 M7"。
错误原因2：不插入std filler时，不会有这类错误，当然会出现NW/SP/SN等错误，所以推测是之前std fille没正确插入。设置std filler不要插入在M6 M7下。
要注意的是set_pnet_options -complete "M6 M7"后，可能会引发NW的最小间距和最小面积问题，需要设置好strap的宽度和间距。

zhaoyan0900

thanks