Verilog_A 与Verilog 与Verilog HDL与VHDL都有啥不同？

孤独的自由

Verilog_A 与Verilog 与Verilog HDL与VHDL 各自都是用于什么中额？有什么不同？

G_yesorno

Verilog HDL和VHDL用于数字电路描述，里面的电平用0和1表示，Verilog HDL语言更接近C语言风格，描述层次可以到晶体管级（即可以具体到一个MOS的连接）；VHDL美国军方开发的，语言风格更严谨，描述层次更偏行为级。
Verilog_A主要用于模拟电路描述和建模，对应的电平变是一个真实电压，电平跳边沿是连续的。语言风格跟Verilog HDL相似。

tvman2015

Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）；便于文档管理；易于理解和设计重用。