原创-Verilog极简教程，附送源码和可执行环境

ic7x24 · 发表于 2018-4-4 08:51:21

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教程说明
这是Verilog的一份极简教程，涵盖日常设计中的绝大部分基本语法。
语法不重要。
关键是实践。
完整的代码和仿真环境在github共享。

欢迎各位新老专家提意见，大家共同学习进步。

-- 目录 --
教程说明
运行环境
RTL: 模块声明与例化(Module)
RTL: 常数
RTL: 变量(wire, reg)
RTL: 运算符
RTL: 函数(function)
RTL: 存储器(SRAM)
RTL: 存储器(ROMM)
TB : 仿真精度(timescale)
TB : 任务(task)
TB : 时钟与复位产生(clock_reset_gen)
TB : 波形文件产生(wave_dump)
TB : 存储器初始化(mem_init)
RUN : Makefile
RUN : Questasim(sim.do)

http://www.eetop.cn/blog/html/25/1705725.html

apteye · 发表于 2018-4-4 18:53:49

good.mark

lipinshengxp · 发表于 2018-4-5 21:25:16

thx！！！！！

happylcb · 发表于 2018-4-8 21:03:22

厉害了

plaserjet · 发表于 2018-5-7 16:54:18

thanks for sharing

knightliu · 发表于 2019-12-25 08:57:59

thanks for sharing

save_calling · 发表于 2024-7-12 17:48:34

thanks

[原创] 原创-Verilog极简教程，附送源码和可执行环境

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