数字电路assura LVS出现大量device mismatch和pins unbound

婴宁哈哈

大家好，我第一次做数字后端，用encounter完成布线布局后，分别导出GDS文件和.v网表文件以做DRC和LVS。
   GDS是自己改的streamoutmap，导入virtuoso得到版图后DRC通过。
   .v网表先导入成schematic，在export CDL得到cdl网表。（assura支持schematic和layout直接LVS，但是我做的时候一堆view type does not match的警告，然后就fail了。但是export cdl用cdl网表和layout就能跑。）
   第一次LVS出现 n in schematic does not bound....n18 in layout does not bound那种错误，所以我自己写了一个binding.rul进去
c n n18
c p p18
  这下能跑了，但是summary如下：
Rewires 8
Nets    13
Devices    74  （下面有图）
Pins    0 || 102(下面有图)
parameters  0

其中pins 里的unbound pins全是encounter导出.v 里的声明的wire

unbound pins

mismatch devices

这些LVS错误不知道怎么发生，也不知道怎么解决，我现在怀疑是我自己写的binding.rul文件引发的，还是我encounter导出GDS时的map不对？

困然了好多天了，不知有没有大佬能指点一下，感谢各位了。

婴宁哈哈

我从encounter导出GDS的  streamout.map 部分如下
VIA56  FILL  74  0
VIA56  VIA  74  0
VIA56  VIAFILL  74  0
METAL6  NET  66  0
METAL6  SPNET  66  0
METAL6  PIN  66  0
METAL6  LEFPIN  66  0
METAL6  FILL  66  0
METAL6  VIA  66  0
METAL6  VIAFILL  66  0
METAL6  LEFOBS  66  0
NAME  METAL6/NET  146  0
NAME  METAL6/SPNET  146  0
NAME  METAL6/PIN  146  0
NAME  METAL6/LEFPIN  146  0
NAME  COMP  235  0
COMP  ALL  235  0
DIEAREA  ALL  235  0

参照的tf文件中的V5  74 ； M6  66 ； M6TXT 146

婴宁哈哈

那layout的一百多个unbound pins已经解决了，因为GDS导出的版图在每根金属线都打了label，然后LVS就会把打了label的统统看做pins. 我在streamout.map上改了一下，导出来线上没有label，就不报错了。现在summary这样：
rewires  10
Nets  12
Devices    72
Pins    0 || 0
那72个Devices mismatch还是存在呀，怎么解决呀。我快急死了还有两天。

婴宁哈哈

好吧，没人理我。我自己解决了。因为库里的smic18m.cdl网表文件里没有std cell的输出输出定义，我把它强行导到schematic里就会有输入输出端口的错误。比如DFF有输出Q,QN，它就只把Q看做output，而QN看做输入。所以不能把smic18m.cdl转成schematic。
    我看到大家在encounter P&R之后，都用v2lvs把.v转成cdl，但v2lvs是calibre里面的。我用assura做DRC LVS也能这么转吗？而且我在这边工作站用v2lvs提醒我什么 cannot be licensed sufficiently.
    或者可以直接从encounter 生成cdl网表吗，貌似只能生成.v文件