64位的数据高32位为虚部，低32位为实部...问题很长

qiurijian

在ILA中观察一个64位的数据，它的高32位为虚部，低32位为实部。
我想看看高32位的数据的模拟波形。。。有没有办法，把64位中的32位重新组一个group好像不行啊。。。

qiurijian

不是很熟悉vhdl，我想在不改变复数乘法器的前提下，分别观察复数乘法器输出的实部和虚部的模拟波形。代码应该怎么改？
CMPY_21_INST: cmpy_0
port map(
aclk=>clk_100MHz,
aclken=>(not grst(0)),
s_axis_a_tvalid=>data_valid2_w,
--s_axis_a_tlast=>'0',
s_axis_a_tdata=>base_data2_w,
s_axis_b_tvalid=>cali_valid2_w,
--s_axis_b_tlast=>'0',
s_axis_b_tdata=>cali_data2_w,
m_axis_dout_tvalid=>cmy_21_out_valid_w,
--m_axis_dout_tlast=>open,
--m_axis_dout_tdata=>cmy_21_out_w
m_axis_dout_tdata=>(cmy_21_out_w_im & cmy_21_out_w_re)
无论是&还是逗号，都有语法错误，expected std_ulogic,有什么办法呢？我一时间想不到。

gaurson

VHDL的语法比较严格，这里例化，你还是用一个信号a传递，然后在外面把a分成2个16比特信号b和c拼接，试试看。我只是有点印象，很久没摸过VHDL的东西了。

qiurijian

回复 3# gaurson


    首先谢谢您的回复。但我不是很理解您的意思，在外面分开，具体应该怎么做呢？因为我想分别观察实部和虚部的模拟波形。
因为要attribute 标记一下的。

gaurson

m_axis_dout_tdata=>(cmy_21_out_w_im & cmy_21_out_w_re)，我的意思是这里，印象中VHDL不能在这里用拼位，你可以先定义一个信号放在这里，然后在例化语句之外，再用一个语句来分别存放高32和低32。不过你最好看看VHDL的语法，再确认一下。verilog是可以这么搞的。

glace12123

1、修改代码：
我不懂vhdl，用verilog给你说：
wire [31:0]  sig_re，sig_im；
assign {sig_im,sig_re} = sig[63:0]；
然后，把sig_re和sig_im用综合约束 keep == true，并把这个2个wire拉到一个测试或者led输出上，保证它们综合不被干掉，然后chipscope就可以抓sig_re和sig_im了
2、chipscope改bus法：
这个最简单，在抓信号的时候，右键点击左边的数据栏里选中sig，选择remove bus，然后你的64bit信号就被散开了，然后把高、低32bit分别选起来，右键点击move new bus，再命名，就可以创造2个32bit的信号了，也就是你的实、虚部

qiurijian

回复 5# gaurson


    谢谢您的热心回复。让我很受启发。

qiurijian

回复 6# glace12123


    谢谢您的回复。chipscope，嗯，我用到是ila ,不过应该一样。
我已经解决了这个问题。现在跟大家报告如下：
要观察64位信号的高低32位的模拟波形，完全可以通过在软件上操作，vivado在线抓取波形的工具是ILA,在抓取到64位的信号后，展开成64位 ，选取高32位，右击选择new virtual bus,命名一下，就可以观察它的波形了，选择new group则不可以。