动态逻辑如何表征化，动态逻辑门替换静态逻辑门

seu_huzw · 发表于 2018-3-7 15:15:44

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现在有一个动态的异或门，有三个输入，A1, A2, CLK，一个输出Z，当CLK=0时，Z预充电到VDD，当CLK=1时，Z=A1^A2，如何进行表征化？
还有个问题，现在有一个综合后的门级网表，想要用自己定制的动态异或门替换里面的异或门，这个时候对电路的功能有影响吗？

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