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查看: 2929|回复: 7

[求助] 为什么LVS时会将版图全部打散成一个个管子?

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发表于 2018-2-4 12:40:22 | 显示全部楼层 |阅读模式
100资产
求帮助!!!calibre进行LVS时用版图生成的网表子电路全变成了MOS管,但是v2lvs得到的cdl网表中有子电路,run hierarchy和run flat都试过了,不知道问题出在哪里。我是用encounter生成gds再导入virtuoso的。

                layout    Source         Component Type
                ------    ------         --------------
Ports:             36        36

Nets:            1909       289    *

Instances:       1596         0    *    nfet2p5_t (5 pins)
                  1618         0    *    pfet2p5_t (5 pins)
                     0        11    *    sand2x1 (5 pins)
                     0        11    *    sand3x1 (6 pins)
                     0         1    *    saoi211x0 (7 pins)
                     0         1    *    saoi21x0 (6 pins)
                     0         7    *    saoi222xl (9 pins)
                     0         4    *    sbufx1 (4 pins)
                     0         4    *    sclkbufx3 (4 pins)
                     0         4    *    sclkbufx4 (4 pins)
                     0        11    *    sclknand2x1 (5 pins)
                     0        19    *    sclknand2x8 (5 pins)
                     0         1    *    sdffnsx2 (6 pins)
                     0        19    *    sdffrhqx1 (6 pins)
                     0         4    *    sdffrhqx2 (6 pins)
                     0         6    *    sdffsx2 (6 pins): sn q d ck vdd vss
                     0         1    *    sdffsx2 (7 pins): sn qn q d ck vdd vss
                     0        49    *    sinvx1 (4 pins)
                     0         1    *    sinvx3 (4 pins)
                     0         1    *    sjkffrxl (7 pins)
                     0         3    *    snand2bx1 (5 pins)
                     0         9    *    snand2x1 (5 pins)
                     0        11    *    snand3x1 (6 pins)
                     0         3    *    snand4x1 (7 pins)
                     0         1    *    snor2bx0 (5 pins)
                     0        13    *    snor2x0 (5 pins)
                     0         3    *    snor2x1 (5 pins)
                     0         3    *    snor3bx0 (6 pins)
                     0         2    *    snor3x0 (6 pins)
                     0         1    *    snor4x0 (7 pins)
                     0         1    *    soai211x0 (7 pins)
                     0         5    *    soai21xl (6 pins)
                     0         8    *    soai221xl (8 pins)
                     0         2    *    soai222xl (9 pins)
                     0         8    *    soai2bb1x1 (6 pins)
                     0        15    *    sor2x1 (5 pins)
                     0         1    *    sor3x1 (6 pins)
                     0        11    *    sxnor2x1 (5 pins)
                     0        21    *    sxor2x1 (5 pins)
                ------    ------
Total Inst:      3214       276

 楼主| 发表于 2018-2-5 14:26:02 | 显示全部楼层
顶起求帮助。。。
发表于 2018-2-6 10:48:19 | 显示全部楼层
hcell 没加吧?
 楼主| 发表于 2018-2-6 11:15:58 | 显示全部楼层
回复 3# chenyongfus
在hcell中把所有门都加上?
发表于 2018-2-6 13:24:28 | 显示全部楼层
回复 4# hunterl
是的
发表于 2018-2-7 14:19:03 | 显示全部楼层
你可以發一張你save GDS的圖看一下嗎 ??
发表于 2018-2-7 14:23:00 | 显示全部楼层
LVS不应该就是比较mos管吗?
 楼主| 发表于 2018-2-7 15:40:18 | 显示全部楼层
回复 7# hennyjia
确实是这样,问题不是因为这个,是我理解有误
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