set_clock_sense问题

张孟元 · 发表于 2018-1-19 14:11:28

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综合报考里出现non -unate问题，查看时钟信号经过组合逻辑电路输入到触发器D端约束加入set_clock_sense -logical_stop_propagation -clock [get_clocks CLK] [get_pins U3/A]为什么不能去除时钟路径no -unate问题

sdlyyuxi · 发表于 2018-1-20 11:00:17

回复 1# 张孟元
non unate一般出现在clock mux同时有正反相时钟输入，或者异或门，如果确定不会同时有两种时钟同时存在，那设case可以解决你的问题。一般不用设，至多约束过严

张孟元 · 发表于 2018-1-22 14:48:45

回复 2# sdlyyuxi

[讨论] set_clock_sense问题