设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 硬件设计论坛 › 电路设计论坛(数字/模拟) › 电路设计论坛 › CPLD,FPGA,DSP内部结构
EETOP诚邀模拟IC相关培训讲师 创芯人才网--重磅上线啦！
返回列表 发新帖
查看: 1553|回复: 0

[求助] CPLD,FPGA,DSP内部结构

[复制链接]
高数龙骑士
发表于 2018-1-17 22:02:12 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
各位大神，小弟刚入门的硬件设计一枚。今天碰到问题了。然后引出以下疑问:
CPLD,FPGA,DSP的GPIO引脚内部分别是什么样的？通电前和通电后配置端口前后是什么样的状态。
万望解答，不胜感激！！！！
回复

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-24 03:40 , Processed in 0.012129 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表