分频器后设置generate_clock的方法

yezizhang1982 · 发表于 2018-1-4 15:51:22

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本帖最后由 yezizhang1982 于 2018-1-4 15:53 编辑

如图所示，输入端口时钟为CLK_A，然后通过32/33分频器，出来时钟为CLK_B，然后再通过2分频器，得到时钟CLK_c.
现在问题是如果要生成时钟需要对CLK_B和CLK_C两个时钟都进行generate_clock出来。
约束设置如下：
create_clock -period xxx -name CLK_A [get_pins CLK_A]
create_generated_clock -name CLK_B -source [get_pins CLK_A] -master_clock CLK_A -divide_by 1.03125 [get_pins CLK_B]
create_generated_clock -name CLK_C -source [get_pins CLK_B] -master_clock CLK_B -divide_by 2 [get_pins CLK_B]

这样设置正确吗？

其中2分频还可以通过-edges的方式设置
create_generated_clock -name CLK_C -source [get_pins CLK_B] -master_clock CLK_B -edges{1 3 5} [get_pins CLK_B]
但是32/33分频器好像就不能这样设置了。

lik0604 · 发表于 2018-1-5 09:28:52

分频时钟应该定义在分频DFF的Q(或QN)端。
create_generated_clock -name CLK_B -source [get_pins CLK_A] -master_clock CLK_A -divide_by 1.03125 [get_pins CLK_A_div_reg/Q]
create_generated_clock -name CLK_C -source [get_pins CLK_B] -master_clock CLK_B -divide_by 2 [get_pins CLK_B_div_reg/Q]

gaurson · 发表于 2018-1-5 17:41:52

楼上正解。

fangwang85 · 发表于 2020-6-25 10:59:54

mark

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