UVM在0时刻停止仿真

荆棘鸟OO

新学UVM，搭建了一个简单的工程，现在sequence中已经可以raise_objection，执行到uvm_do阶段，然而一直卡在0时刻，不向下执行了，经过打印log信息，发现最后执行到driver main_phase阶段的driver packet函数。如代码所示，while循环中第一行display能打印出来，但是#10或者@(posedge vif.clk)后面的信息却打印不出来。求大神们帮忙看下什么原因？

churchmice

你的RTL里面有loop呗，这种你综合一下你的RTL就可以看到有loop的path

荆棘鸟OO

回复 2# churchmice


   RTL只是一个简单的乘法器，没有loop的。

jimbo1006

有写drop_objection吗？在test文件里面加set_drain_time()函数了吗？

荆棘鸟OO

回复 4# jimbo1006


  我是在sequence的body开始就raise_objection，uvm_do后drop_objection，default sequence在case中设置好的，没有设置set_drain_time

荆棘鸟OO

问题已解决，我sequence中的写法是按照1.1中raise/drop objection，而使用的是UVM1.2版本，在1.2中是不需要像1.1那样在sequence中raise/drop objection，所以才没有启动objection

reptilian99

Interesting

devdgle

荆棘鸟OO 发表于 2018-1-5 13:43
问题已解决，我sequence中的写法是按照1.1中raise/drop objection，而使用的是UVM1.2版本，在1.2中是不需要 ...

1.2中需要怎么处理？

becky9411

devdgle 发表于 2021-11-8 09:50
1.2中需要怎么处理？

set_automatic_phase_objection(1)

周志鹏

becky9411 发表于 2021-11-8 10:11
set_automatic_phase_objection(1)

可参照：https://zhuanlan.zhihu.com/p/587297682?utm_id=0
已解决， 谢谢