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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › UVM在0时刻停止仿真
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查看: 4943|回复: 11

[求助] UVM在0时刻停止仿真

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荆棘鸟OO
发表于 2018-1-4 14:32:34 | 显示全部楼层 |阅读模式

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新学UVM，搭建了一个简单的工程，现在sequence中已经可以raise_objection，执行到uvm_do阶段，然而一直卡在0时刻，不向下执行了，经过打印log信息，发现最后执行到driver main_phase阶段的driver packet函数。如代码所示，while循环中第一行display能打印出来，但是#10或者@(posedge vif.clk)后面的信息却打印不出来。求大神们帮忙看下什么原因？ 捕获.JPG
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churchmice
发表于 2018-1-4 16:44:57 | 显示全部楼层
你的RTL里面有loop呗，这种你综合一下你的RTL就可以看到有loop的path
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荆棘鸟OO
 楼主| 发表于 2018-1-4 16:47:59 | 显示全部楼层
回复 2# churchmice


   RTL只是一个简单的乘法器，没有loop的。
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jimbo1006
发表于 2018-1-5 08:58:07 | 显示全部楼层
本帖最后由 jimbo1006 于 2018-1-5 09:25 编辑

有写drop_objection吗？在test文件里面加set_drain_time()函数了吗？
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荆棘鸟OO
 楼主| 发表于 2018-1-5 09:38:57 | 显示全部楼层
回复 4# jimbo1006


  我是在sequence的body开始就raise_objection，uvm_do后drop_objection，default sequence在case中设置好的，没有设置set_drain_time
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荆棘鸟OO
 楼主| 发表于 2018-1-5 13:43:28 | 显示全部楼层
问题已解决，我sequence中的写法是按照1.1中raise/drop objection，而使用的是UVM1.2版本，在1.2中是不需要像1.1那样在sequence中raise/drop objection，所以才没有启动objection
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reptilian99
发表于 2018-1-5 18:50:16 | 显示全部楼层
Interesting
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devdgle
发表于 2021-11-8 09:50:37 | 显示全部楼层


荆棘鸟OO 发表于 2018-1-5 13:43
问题已解决，我sequence中的写法是按照1.1中raise/drop objection，而使用的是UVM1.2版本，在1.2中是不需要 ...


1.2中需要怎么处理？
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becky9411
发表于 2021-11-8 10:11:18 | 显示全部楼层


devdgle 发表于 2021-11-8 09:50
1.2中需要怎么处理？


set_automatic_phase_objection(1)
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周志鹏
发表于 2023-5-6 20:04:45 | 显示全部楼层


becky9411 发表于 2021-11-8 10:11
set_automatic_phase_objection(1)

可参照：https://zhuanlan.zhihu.com/p/587297682?utm_id=0
已解决， 谢谢
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