异步FIFO的UVM验证

nativeda · 发表于 2018-1-9 12:44:14

回复 9# idealm

ref model在事务级开发，保证数据先进先出，没有丢数就好了，有必要做到每个时钟周期都和DUT行为一样么？

idealm · 发表于 2018-1-9 13:18:48

回复 11# nativeda

空满状态产生的正确与否你怎么验证？还有，假设FIFO深度是10，当你写了10个数据后，后面来了一个读操作，下一拍又来个写操作（从接口上看），你的RM可能认为先读后写，没有问题；但是DUT的读跨异步到写时钟域可能需要3拍，导致DUT认为是先写后读，所以DUT就把最后一个写给丢弃了，RM和DUT的行为会不一致。

idealm · 发表于 2018-1-9 13:26:21

回复 10# 晓强

具体看你做的是什么验证，一般FIFO在一个项目中都是比较公共的类似IP的组件。如果你是验证一个模块，而模块里面用到了FIFO，我觉得没必要在把FIFO的功能全验证一遍，只要保证使用的正确（状态上报正确，水线设置合理等）就OK。但是如果你就是做一个异步FIFO的UT验证，我认为还是有必要做到时序级的RM。RM里面的竞争/冒险可以通过#0的方式尽量避免，但是确实比较麻烦。

reptilian99 · 发表于 2018-1-9 20:58:05

Interesting

reptilian99 · 发表于 2018-1-9 20:58:45

Useful informations

ghada · 发表于 2018-1-10 09:15:23

晓强 · 发表于 2018-1-11 10:35:15

回复 13# idealm

我就是单纯地验证一个FIFO，没想到还有这么多问题。多谢你的回答，我回去再好好想想。

fangxing523 · 发表于 2018-1-16 14:29:43

好帖！对隐藏比较深时序bug的验证方法确实需要好好思考。每次项目后期都会很焦虑，总是害怕有较深的时序bug没发觉。

cainiao666 · 发表于 2018-1-20 21:38:07

首先，EDA基本是不能验证异步问题的；
你的方法只能验一下fifo的出口与入口相符，其实加上时钟和激励后，端到端就ok。风简单的方法是用断言；
如果真的要检查异步问题，我们EDA上能做的不多，比如增加时钟的jitter，可以检查出一部分异步问题；
异步问题，主要是靠设计规范以及STA搞得。

柑橘柠 · 发表于 2021-11-15 18:07:20

您好，请问您的参考模型是怎么解决的呢

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