关于verilogA

长河柱天 · 发表于 2017-12-15 00:19:15

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请问，怎么在verilogA中描述温度啊？需要对一个带隙基准建模，https://wenku.baidu.com/view/059aa8393186bceb18e8bb4b.html
参考了这篇文章，这位竟然把temp做成一个electrical节点，但是这样做之后，仿真时怎么把温度变量temp传送给这个模块？
求助。另外，有没有用verilogAMS的？这里面能不能把数字verilog和模拟verilogA同时描述？
谢谢。

远上寒杉 · 发表于 2017-12-15 09:03:51

如果只是获取静态的温度设置，在va里用$temperature即可。

但如果要在tran仿真过程中调整温度可以用dynamic parameter，加一个electrical pin的方式其实是在workaround。

vams可以同时描述analog和digital，但必须要用ams simulator，不像va可以直接用spectre来的方便。

长河柱天 · 发表于 2017-12-18 15:02:44

回复 2# 远上寒杉
感谢！怒喷百度文库那篇水文。。竟然还发了文章。

andy2000a · 发表于 2018-1-26 16:48:09

如果只是获取静态的温度设置，在va里用$temperature即可。

但如果要在tran仿真过程中调整温度可以用dyna ...
远上寒杉发表于 2017-12-15 09:03

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verilogA 是spice tools ,
verilog => digital simulator 是另外一套

一般 spectre or Hspice 都是仿 va .
至能同时跑 va + verilog "D" 须要 co-sim . 不外 nc sim(nc verilog) +spectre .
or modelsim + spice

yuwenjuan · 发表于 2018-1-27 16:55:15

请问一下，你的verilog-A是在哪个里面写的啊

纵横 · 发表于 2021-10-11 10:04:00

远上寒杉发表于 2017-12-15 09:03
如果只是获取静态的温度设置，在va里用$temperature即可。

但如果要在tran仿真过程中调整温度可以用dynami ...

前辈能否更详细指点一下

goodspeedzhou26 · 发表于 2021-10-12 11:48:26

天，$VT不知道？！

goodspeedzhou26 · 发表于 2021-10-12 11:49:48

verilogA建模的意义，目的是什么？bandgap这么简单的东西，需要veriloga建模吗？拿个vdc，设置好相关温度曲线，也能勉强对付。对温度这么在意，肯定是你真实做的晶体管级的bandgap才有意义，这么小bandgap也不会拖慢仿真

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