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查看: 4168|回复: 10

[原创] 有没有用verilog写testbench的

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发表于 2017-11-23 15:48:13 | 显示全部楼层 |阅读模式

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各位大神们,与没有现在仿真还是用verilog写testbench的啊,求交流
发表于 2017-11-23 18:53:38 | 显示全部楼层
小模块级的仿真,简单
 楼主| 发表于 2017-11-23 18:57:02 | 显示全部楼层
回复 2# richardxingxing


   不主流,你也是用verilog吗
发表于 2017-11-23 21:03:48 | 显示全部楼层
我觉得还是主流!
 楼主| 发表于 2017-11-23 22:00:58 | 显示全部楼层
回复 4# jacobshe主流用sv啊,你用的什么
发表于 2017-11-23 23:58:17 | 显示全部楼层
看你验证的内容吧。如果需要用到随机化,还是得sv。另外代码的重用性上sv会好些,但也不是说是必须的。
 楼主| 发表于 2017-11-24 08:42:47 | 显示全部楼层
回复 6# kalwen


   这个确实是,我做的功能验证没有很多随机性
发表于 2017-11-24 10:29:06 | 显示全部楼层
有啊 小规模快速验证的可以考虑
发表于 2017-11-24 19:06:50 | 显示全部楼层
回复 3# edana

这跟你的设计规模,是否有和外界有复杂的信号交互都有关系。要是只是功能比较单一的模块,直接用Verilog就可以了。
当然,如果你手头已经有一个完整的SV测试平台,每次开发新的模块可以直接套用在里面,也是可以的。这就看个人习惯了。
发表于 2017-11-24 21:02:45 | 显示全部楼层
回复 1# edana


   你要想用算盘来记账也没人拦着你吧
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