在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4121|回复: 10

[原创] 有没有用verilog写testbench的

[复制链接]
发表于 2017-11-23 15:48:13 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
各位大神们,与没有现在仿真还是用verilog写testbench的啊,求交流
发表于 2017-11-23 18:53:38 | 显示全部楼层
小模块级的仿真,简单
 楼主| 发表于 2017-11-23 18:57:02 | 显示全部楼层
回复 2# richardxingxing


   不主流,你也是用verilog吗
发表于 2017-11-23 21:03:48 | 显示全部楼层
我觉得还是主流!
 楼主| 发表于 2017-11-23 22:00:58 | 显示全部楼层
回复 4# jacobshe主流用sv啊,你用的什么
发表于 2017-11-23 23:58:17 | 显示全部楼层
看你验证的内容吧。如果需要用到随机化,还是得sv。另外代码的重用性上sv会好些,但也不是说是必须的。
 楼主| 发表于 2017-11-24 08:42:47 | 显示全部楼层
回复 6# kalwen


   这个确实是,我做的功能验证没有很多随机性
发表于 2017-11-24 10:29:06 | 显示全部楼层
有啊 小规模快速验证的可以考虑
发表于 2017-11-24 19:06:50 | 显示全部楼层
回复 3# edana

这跟你的设计规模,是否有和外界有复杂的信号交互都有关系。要是只是功能比较单一的模块,直接用Verilog就可以了。
当然,如果你手头已经有一个完整的SV测试平台,每次开发新的模块可以直接套用在里面,也是可以的。这就看个人习惯了。
发表于 2017-11-24 21:02:45 | 显示全部楼层
回复 1# edana


   你要想用算盘来记账也没人拦着你吧
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 17:34 , Processed in 0.022255 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表