关于FIFO工作异常的问题

weila9 · 发表于 2017-11-27 20:30:12

显著加大FIFO深度呢？

jours · 发表于 2017-11-27 23:32:39

后来有做实验发现：将FIFO的写时钟经过dcm，用另外一个不相干的100m时钟去抓dcm出来的时钟，发现有时候上电会有locked信号有效，dcm却没有时钟出来的情况（进入dcm的时钟能抓到）。由此是不是可以确定输入时钟存在问题？

jours · 发表于 2017-11-27 23:33:34

回复 11# weila9
结果还是一样

jours · 发表于 2017-11-27 23:35:01

回复 10# opqfeixue
就是直接调用的IP核

jours · 发表于 2017-11-27 23:38:51

回复 9# 冲出藩篱
怀疑是写时钟出了问题，我工程中有用到一个ram，只是出问题的FIFO的写时钟在ram那是作为读时钟，有时候读ram也会出问题，只是没有FIFO
那个问题那么致命

谁枫而飘 · 发表于 2017-11-30 14:45:09

遇到同样的问题了，时钟问题，有一个没有连接

joshcheng · 发表于 2017-11-30 14:57:31

應該是你的應用設計有問題啊

jours · 发表于 2017-12-5 19:37:00

回复 17# joshcheng
但是我把写时钟换成另外一个源时钟就没问题了

masaka_xlw · 发表于 2017-12-6 02:03:24

空满判断有动能问题

yypeng · 发表于 2017-12-7 11:06:25

异步FIFO的读/写指针会分别跨时钟域同步到对方所在时钟域（写/读时钟域），所需要消耗的同步周期数目可以指定，如果实例化FIFO IP，可以定制这个值，如果是自己制作异步FIFO，必须指定这个值，最小值为2。
1）当FIFO处于RESET状态时，空满标志都拉高；（正常）
2）非RESET状态下：如果同步周期数值挺大，比如6，当读写时钟频率相差很大时，同步所花费的时间就长，如若恰逢所需FIFO的深度不高，也存在空满标志同时拉高的可能。

[求助] 关于FIFO工作异常的问题

站长推荐 /2