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[求助] 关于65nm工艺下verilog-a在hspice中的仿真问题

发表于 2017-11-17 21:17:05 | 显示全部楼层 |阅读模式

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最近用hspice仿真verilog-a代码，外围加了基于65nm工艺模型的电路，仿真起来速度非常慢，一直卡住不动。但将同样的代码换到0.18um或0.25um的工艺库中仿真却没有任何问题。不知道这是什么原因？

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