天线效应与ESD

hzz209 · 发表于 2018-1-4 16:40:35

谢谢分享

北歌海盗 · 发表于 2018-1-6 00:08:21

多谢分享

Lover_Momo · 发表于 2018-5-5 21:17:08

好东西，谢谢分享

Lover_Momo · 发表于 2018-5-5 21:18:15

这个还有EM的介绍。

zhl2018 · 发表于 2018-5-7 14:21:01

谢谢分享

Foreeliu · 发表于 2018-5-18 17:16:09

ESD博大精深啊

微风触下 · 发表于 2018-7-6 17:17:24

谢谢分享

CmosLgh · 发表于 2018-7-27 18:35:54

啊啊啊啊啊啊啊啊啊啊啊啊啊啊

276843748 · 发表于 2018-7-30 09:36:47

看过了，不错，对天线效应有了更深刻的了解

copper_hou · 发表于 2018-7-30 10:44:27

回复 1# 何思宇

补充意见：1.集成电路（IC）制造etching工序中的天线效应至静电荷源未提及。
应是RF Plasma的VDC，如果RF高压是加在Wafer上的，etching中的plasma会在靠近wafer近场产生一个负静电压。
2.天线效应的ESD发生机理未阐释到位。
静电荷在MOS gate上的累积到gate氧化层达到其静电击穿的程度时，gate氧化层由绝缘状态转变为导体状态，从而引发剧烈的静电放电，即ESD。另外，在集成电路制造的生产工艺中，几乎不存在HBM ESD（人体对集成电路的静电放电），尤其是自动化操作的etching等真空设备环境内。
3.集成电路（IC）各pin的双向二极管保护，是在集成电路wafer Fab完成后（即IC的结构制备完成）才会发生其应有的ESD保护作用，但在集成电路的wafer Fab中，也就是集成电路每膜层的制备过程中，绝大多数情形是这些ESD保护二极管还未做好，当然就谈不上在这些工序内的ESD保护。

国内的ESD保护，相当大的比重都在谈基础技术理论，而且集中在on-chip的ESD保护，但在集成电路制造过程中的ESD保护阶段，太少、太少。可以了解一下，国内的几大集成电路制造企业（晶圆制造）的ESD不良损失的解决状况。

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