请问如何产生倍频? (无内容)

xilinx · 发表于 2003-7-17 20:59:12

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jackzhang · 发表于 2003-7-17 21:01:26

如果是在asic中，可以使用延时器件，比如clock为30ns,要想产生15ns的时钟，则用一个延时15ns的delay器件对clock进行延时生成clock1,然后clock与clock1异或便可产生15ns的时钟。
在fpga中由于没有独立的延时器件，因此倍频不容易产生，只有具有DLL或PLL的fpga才可以产生。

greycat · 发表于 2003-7-22 09:05:13

用fpga怎么实现？

jackzhang · 发表于 2003-7-22 09:22:49

用DLL

greycat · 发表于 2003-7-22 09:45:27

用计数器实现分频，能不能给讲讲工作原理过程？
COUNT[4...0]

FF;
COUNTABC[3...0]

FF;
COUNT[].CLK=128KHZ;
COUNT[].CLRN=VCC;
COUNT[].=COUNT[].Q+1;

COUNTABC[].CLRN=VCC
COUNTABC[].CLK=COUNT[4].Q
COUNTABC[].D=COUNTABC[].Q+1
请教了，这是AHDL。

greycat · 发表于 2003-7-22 09:46:58

坛主，俺刚刚学，希望您能多支持

jackzhang · 发表于 2003-7-22 10:04:30

没问题。不过我希望你不要再用ahdl了，赶快用verilog吧，这是主流。
我一开始就使用verilog，从没用过ahdl，verilog很好学的。

greycat · 发表于 2003-7-22 10:11:39

谢谢坛主，我正在学习verilog,不过单位里用ahdl,我无论如何也要看懂，
能不能用verilog给我写一段分频的程序段，我手头的参考书，没有这方面的资料。摊主很热心，谢谢。

jackzhang · 发表于 2003-7-22 20:55:17

//16 分频如下:

reg [3:0] count;
reg    clkdiv16;
always @(posedge clk or posedge rst)
begin
   if (rst) begin
         count <= 0;
         clkdiv16 <= 0;
         end
   else if (count == 4'hf) begin
         count <= 0;
         clkdiv16 <= ~clkdiv16;
         end
   else count <= count + 1;
end