vivado 约束求助

我要反三俗

小弟初次接触fgpa 设计，综合时遇到一个hold不满足的问题想请各位清楚的指点一下。
综合后我的设计有一条路径提示hold 不满足，结构大概是一个reg 输出Q 接一个LUT 再接回此寄存器的D 端。
使用set min delay的方法，hold并没有改善 约束如下
set_min_delay  -fall_from [get_pins {reg[0]/C}] -fall_through [get_pins{reg[0]/Q]}]  -fall_to [get_pins {reg[0]/D}]  0.1
自己摸索找到了两个消除的办法，一个是start point 改成reg[0]/Q ，但是不满足vivado设计的要求，提示会出现segment path
另一种是直接在时钟上设置一个clock latency，这个没有报错。
因此想问：1、设置clock latency的办法有没有问题。
              2、 有没有set_min_delay的办法修正这个问题。

殷工

你可以试试在路径上加buf