在设计时钟模块时候，如何实现3分频寄存输出？

swary · 发表于 2017-8-29 19:24:08

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如题，在开发3三分频时钟电路时，如何保证产生的时钟是寄存器输出的呢？

yunzhiyingly · 发表于 2017-8-31 18:59:58

3分频时钟输出定义成output reg类型就好了，这样就是寄存器输出了

swary · 发表于 2017-9-1 10:54:13

如果设计是占空比为50%的三分频呢？

小猪不累人 · 发表于 2017-9-11 08:37:13

一个上升沿，一个下降沿产生的与一下

swary · 发表于 2017-9-18 16:48:00

回复 4# 小猪不累人
这种处理我知道但是这种处理是组合输出，会有毛刺的，有没有什么方式保证寄存输出。

[求助] 在设计时钟模块时候，如何实现3分频寄存输出？