使用时钟频率来避免I2C设备看到I3C的载荷

dianfengqishi

在一个系统中，可能有3种总线配置：

1.
净I3C总线，即总线上所有的设备都是I3C兼容的。

2.
快速混合总线，即总线上I3C设备和I2C设备同时存在，但是I2C设备是被允许有限功能的，并且必须有I2C 50nS低通滤波器。

3.
低速混合总线，也称有限总线，即总线上I3C设备和I2C设备同时存在，但是I2C被限制为有限功能，且没有50nS低通滤波器。

总线设计者的选择影响I3C SDR总线的速度，也影响HDR可以在什么样的频率下工作。

                              

在混合总线上应用占空比调整技术获得具有更低影响的速度

在净I3C总线上允许范围内可以自由变换频率。但是，在快速混合总线上希望使用一个高于I2C设备的速度通讯，则必须充分利用低通滤波器，例如必须保证高电平期小于低电平期以保证传统I2C设备看不到SCL的高电平期。因此，传统的I2C只会看到SCL始终为低电平。

但是，混合快速总线也可以通过改变SCL的占空比来调整有效频率、这样就允许更低的数据速率，例如可以适应某些必须调低速率才能正常工作的设备。

在此种模式下，SCL高电平期绝对不可以超过tDIG_H_MIXED,即保证其低于低通滤波器50nS的范围。但是低电平期可以在允许的I3C时钟频率范围内进行任意延长。

例1：SCL高电平为40nS，低电平为280nS，形成总共为320nS的周期，频率为3.125MhZ。

例2：为了保证I2C的低通滤波器能够将SCL识别为低电平，40nS的高电平可以配合80nS的低电平形成一个120nS周期时钟，频率为8.3MhZ。

这种调节机制带来三大好处：

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在极大提高SDR和HDR速率的同时还能保持对I2C设备的不可见

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延长低电平期，保证I2C设备的低通滤波器将SCL识别为低电平

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Master可以很简单得产生这些讯号，同时不会影响I3C Slave

dianfengqishi

下一部分 http://bbs.eetop.cn/thread-634555-1-1.html

edwardk

学习中。。。。

huatiantian

very good

wei2022

你好，I3C为什么可以达到那么高的速度，是有两根数据线吗？

Alex_Liu95

wei2022 发表于 2023-3-29 17:05
你好，I3C为什么可以达到那么高的速度，是有两根数据线吗？

个人没记错的话，因为I2C的时钟线是开漏，要外部上拉电阻，所以速率不能太快；I3C的时钟线是推挽，可以内部输出高电平，速率就可以比前者快很多。