求助大神UVM验证问题

走进内心

本人小白，刚自学UVM不到一个月，看的是张强的《UVM实战》。现在有个比较大的工程，行为级和门级代码。我想用行为级作为参考模型，但是该文件是Verilog写的，有个老师说不能作为参考模型使用。请教各位大神，参考模型只能是sv或是c之类的语言么？

kuolifeng

没有一定要那種語言

不想起的猪

是的，如果是verilog的模型，就没有uvm什么事情了

qqloe

verilog可以用，reference model 可以是任何语言，当然也可以是C，systemverilog，MALTAB等等

gaurson

这样的话，直接formality做等价性比对就可以了，不用EDA仿真了。而且门级代码是不是行为级代码转化来的？那么如果逻辑有错误，就错的一样了。所以还是需要验证人员基于自己的理解去编写参考模型，不能和设计人员一样的思路。

yuanpin318

也要看Verilog代码是否可综合，否则，formality没法做了。