latch的timing如何检查

yuanpin318

design中有latch。因为历史原因，不能去除。

结果verification在gate simulation时，latch在worst case中出错，经过分析，是因为latch在RTL中，d和en同时失效，但因为rtl simulation使用0 delay,没有发现问题。解决的方法在latch的d pin前加delay cell.

但是，dc没有报latch有timing error. RTL中，latch的d pin是由HCLK经过组合逻辑产生的。我们没有对它加constraint，HCLK是clock port. 但是，为什么Primetime没有report这个是unconstraint point呢？是不是这个unconstraint point 只针对DFF？

现在决定加constraint, 否则靠gate simulation发现有点不放心。应该加什么constraint呢，en是不是要设置成generated clock？

electron.4018

楼主画个简单的timing path图比较好说明问题。如果是constraint的问题，你可以用STA report timing，看你的timing path是不是你想要的