DC端时钟分组约束求助

swe21 · 发表于 2017-6-13 10:19:42

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如图上所示啊，DC端综合时，希望ck_grp1按最快只约束到100ns，ck_grp2按最快约束到10ns，不知道DC端怎么约束才能做到；
否则的话就不能共用1套代码，要分开写；

qingwatiaowu · 发表于 2017-8-10 15:11:05

描述不详细。
是同一代码例化成两个 module，
还是clk_2 后需要定义两个clock分别工作于不同的频率？

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