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[求助] 请教,DC综合如何设置约束,让触发器到触发器之间的延时路径大于某一个值

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发表于 2017-5-31 19:45:09 | 显示全部楼层 |阅读模式

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本帖最后由 lianlong 于 2017-5-31 19:48 编辑

如题,请教,DC综合如何设置约束,让触发器到触发器之间的延时路径大于某一个值    是应该先设置set_fix_hold [get_clock $top_clk]
    然后设置set_min_delay ? 后面应该怎么描述触发器到触发器之间的   我想在DC阶段简单的约束一下保持时间,确保在足够长时间之后才传输到下一级寄存器
发表于 2017-6-1 10:40:35 | 显示全部楼层
你是指从reg_a的ck端出发到达reg_b的D端,这一段的延时大于某个值?
 楼主| 发表于 2017-6-2 09:05:34 | 显示全部楼层
回复 2# take1115


   恩恩,对就是这个意思
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