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求助各位前辈
问题:从C函数返回的结果如果在verilog里被$display出来,那么下次再调用这个C函数的时候输入的变量是随机的。
verilog代码:
module text;
import "DPI-C" context function int text_cmodel(input bit [255:0] i, output bit [255:0] o);
bit [255:0] input_for_c;
bit [255:0] output_from_c;
initial begin
input_for_c[2:0] = 1;
text_cmodel(input_for_c,output_from_c);
$display("output_from_c = %0d",output_from_c); //这里有个display,经display后,下一次调用text_cmodel的输入结果就是错的,如果去掉这个
//display就完全正常
input_for_c[2:0] = 1;
//$display("input_for_c = %0d",input_for_c); //但是在调用text_cmodel前再把C函数的输入display出来,给C函数的输入就是正确的了
text_cmodel(input_for_c,output_from_c);
$finish;
end
endmodule
C 函数:
#include<iostream>
using namespace std;
#include<stdio.h>
#include<svdpi.h>
extern "C"
{
void text_cmodel(svBitVecVal *text_in, svBitVecVal *text_out)
{
svBitVecVal temp;
int A;
svGetPartselBit(&temp, text_in, 0, 3);
A = temp;
std::cout<< "A = " << A << std::endl;
A = A + 1;
temp = A;
svPutPartselBit(text_out, B, 0, 3);
}
}
这是出现错误的std::cout 和 $display的打印信息
A = 1
output_from_c = 2
A = 202320081 //两次输入的A都应该是1,但是经过display出output_from_c后第二次调用变成随机数了。
在此先谢过各位了。 |