PEX寄生电容

dust1709 · 发表于 2017-5-16 17:37:49

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Global foundries 0.13um shrink0.11um 后，相同版图跑pex，cc居然达到了pf,就是个简单metal 间的cc,有可能是哪里出错了

dust1709 · 发表于 2017-5-16 17:39:43

自己顶一个吧

Snowy2016 · 发表于 2017-5-17 08:44:46

看起来确实有问题，一般都在fF数量级，建议确认一下：
1、DRC、LVS都没有问题
2、PEX所使用的command file没有用错

dust1709 · 发表于 2017-5-17 09:11:11

回复 3# Snowy2016
谢谢你的回复，DRC LVS都没有问题，也用PEX的command file 跑过电阻了，电阻是ok 的，因为是从0.13 shrink成0.11um 的，也diff了两个工艺的pex command file，diff 的结果就是一堆乱码。。。现在也不知该从哪里入手了

存在感 · 发表于 2017-5-17 09:53:29

本帖最后由存在感于 2017-5-17 14:08 编辑

4年前做TSMC 28纳米的时候好像电容也遇到过变大的事情，不知道是否跟你一样。
原因是该器件的建模已及rule对器件定义上有些问题。解决方法是用Hcell 进行层次化定义。
PEX 要用Hcell. 保证器件的结构性提取。如果没有保证结构性电容的自身容值会再提一次最后出来的容值会电容翻一倍再大一点点。如果是这样的现象你可以看看是不是这个原因。

dust1709 · 发表于 2017-5-18 09:16:49

回复 5# 存在感

问题已解决，谢谢你的回复，是lvs include的sample_design.inc.cal 文件里把开关capacitance unit ff 注释掉了

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