FPGA时序约束问题的讨论

hollandvan

关于时序约束有几个问题想听听大家的看法：
1、对任何一个FPGA工程（无论资源多少、无论时钟频率高低）时序约束是否是必须的？工程师依据什么决定是否需要添加时序约束？

2、在没有时序约束的情况下，ISE或者Vivado是依据什么生成时序报告的？或者综合工具依据什么判断该工程的时序是否满足呢？

3、如果一个工程不添加任何时序约束（至少工程师不会添加，不确定综合工具是否会自动添加一些！！），综合通过（查看时序报告没有红色的错误），布局布线全部通过，且在板上调试通过（需要的功能全部满足），这意味着什么？意味着目前的这个设计根本不需要时序约束？（那什么时候需要呢？）。还是说这个正确结果只是巧合正确而已，随时可以出现意想不到的问题？

欢迎大家参与讨论，期待高手解惑！！

wythelin

好問題，試著回答
1. 我認為最少需要設 clock period，這是最簡單的timing constraint.但是只設clock period 還是不夠的
    所依據的是design specification.
2. 沒有timing constraint，就是free run
3. 有兩個可能
    a. timing specification 遠小於FPGA max condition.
        EX: 在FPGA implement 一個1M hz 的加法器，不用constraint 都可以run 的很好
    b. 巧合，或是沒測到

谁枫而飘

看着办呗，比如你时钟很低很低，你认为也是有用吗？

tfpwl_lj

回复 1# hollandvan

1,即使不加时序约束，ISE工具也会进行默认的时序约束。如果你的RTL代码在不加时序约束情况下依然能在预期下工作，可以不加。但严格来说，每一项FPGA工程都需要加上时序约束，这样方便项目后期可能进行的升级重用。工程师首先依据项目规格内的频率要求来进行时钟约束，此外，FPGA需要焊接在PCB上，PCB上的走线信号是有传播延时的，这个需要进行预估，也就是PCB上走线与FPGA引脚端口相连的FPGA端口需要做时序约束（输入、输出延时约束，输入驱动约束、输出负载约束等等）。对于时序要求很高的FPGA项目，这一项是必须要做的，至于如何做约束，推荐看看ASIC时序约束的相关文章，两者是相通的，且FPGA还相对更简单点。附个人博客：http://www.eetop.cn/blog/html/30/1638430.html 最新的一篇《芯片设计——综合》，可能对你有帮助。2.这个应该是ISE软件的内部策略，我不太清楚。时序满足与否，主要是在于建立时间是否满足，保持时间一般都是满足的，如果你对建立时间和保持时间的概念不清楚，建议百度之，http://blog.chinaunix.net/uid-24203478-id-3025188.html，这个是别人的博客。综合工具依据什么判断该工程的时序是否满足呢？首先，寄存器与寄存器间的组合逻辑如果过大，那么该组合逻辑会产生很大的延迟，这个延迟会导致建立时间不满足，具体理解需要参照公式（抱歉，请自己去看建立时间相关概念）。如果增加了约束，则综合工具会采用更高级的优化办法来减少该组合逻辑产生的延迟。再者，全部寄存器与寄存器间的组合逻辑产生的延迟能满足建立时间，则，该工程时序满足。
3.这种情况，就是说在ISE默认进行的时序约束情况下，时序都满足，那完全不用担心，可以不需要进行时序约束。（如果我有错误，请指正。）
回答得不是很好，有问题欢迎继续讨论。