关于千兆以太网，UDP传输漏包的问题

若愚jx · 发表于 2017-5-15 09:11:38

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本帖最后由若愚jx 于 2017-5-18 09:14 编辑

FPGA千兆以太网发送数据，数据来自AD采集（有60MHz），经fifo缓存。采用的UDP协议，一帧一帧传输数据，最后通信成功，但是漏包严重，后来发现是因为：AD不停地采集数据，但每一帧UDP数据包还需要传输包头、地址、端口号等，这段时间里采集的数据就丢失了。请问大家有没有什么解决办法呢？补充：我用的FIFO，它缓存不了数据：
360截图20170517210604171.jpg

括号里是一个周期的正弦波信号。很明显写和读数据的长度是一致的，但箭头指向的就是数据漏掉的部分。我必须给一个读使能无效的信号，刚无效几个时钟后，就写满了？不可能啊？我的fifo读、写时钟频率和数据位宽是一致的，深度4096.

iter_1 · 发表于 2017-5-16 14:52:13

UDP本身就是不可靠传输啊

若愚jx · 发表于 2017-5-16 20:27:00

回复 2# iter_1

那对于这种需要高速，并且准确率高的数据传输，又该采用什么方法呢? 感觉用以太网做高速传输的挺多的啊，是都有这个问题还是我编程的问题？

huster · 发表于 2017-5-17 12:34:20

后面UDP组帧，传输的时间必须更快才行啊，AD采样进来的数据先缓存下来。

菜鸟要飞 · 发表于 2017-5-17 13:14:04

读FIFO速度要大于写FIFO速度啊

lover2012 · 发表于 2017-5-17 21:07:47

先把数据缓存到DDR里，再通过UDP包上传，但是上传速度不能太快，免得把PC机冲死，导致丢包。

若愚jx · 发表于 2017-5-18 09:29:37

回复 4# huster

就是缓存的问题

若愚jx · 发表于 2017-5-18 09:31:31

回复 5# 菜鸟要飞

我的FIFO读、写使能的条件有点问题，一直就没有缓存功能

菜鸟要飞 · 发表于 2017-5-18 10:26:57

回复 8# 若愚jx

你的写实能，一直有效，读时钟不大于写时钟的话，可不得容易写满啊

若愚jx · 发表于 2017-5-18 15:07:16

回复 9# 菜鸟要飞

嗯嗯，我改小了写时钟，signaltapii上看到没怎么漏包，但上位机还是漏包，要好些了

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