在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 2276|回复: 1

[原创] Cadence IC616 版图设计中遇到的问题

[复制链接]
发表于 2017-5-8 15:08:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
我刚接触Cadence IC616 版图设计,其中一些问题需要请教各位,比如以下的问题:

在设计单个器件时,做DRC检查都没有任何错误,但是将各个器件放到新的版图上,甚至只有放一个器件在新版图上时,做DRC检查都会报错。

请问如何避免,将各个器件放在新版图时报错,非常感谢。

Screenshot.png
发表于 2017-5-8 19:52:36 | 显示全部楼层
Layout 中只放一个器件,NW width不够大很正常,你可以额外画一片NW,把device放在里面,hot nwell和ERC的问题可以暂时忽略,没有拉线,当然都是floating 的。
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /3 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-9-10 21:54 , Processed in 0.014563 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表