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[原创] Cadence IC616 版图设计中遇到的问题

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发表于 2017-5-8 15:08:25 | 显示全部楼层 |阅读模式

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我刚接触Cadence IC616 版图设计,其中一些问题需要请教各位,比如以下的问题:

在设计单个器件时,做DRC检查都没有任何错误,但是将各个器件放到新的版图上,甚至只有放一个器件在新版图上时,做DRC检查都会报错。

请问如何避免,将各个器件放在新版图时报错,非常感谢。

Screenshot.png
发表于 2017-5-8 19:52:36 | 显示全部楼层
Layout 中只放一个器件,NW width不够大很正常,你可以额外画一片NW,把device放在里面,hot nwell和ERC的问题可以暂时忽略,没有拉线,当然都是floating 的。
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