aurora链路建立

ee初学者

我用的aurora8b10b的ip核，FPGA板卡用的是vc709，GTH用的是内部时钟，由pll产生。目前存在的问题是，自环的时候，只有一个固定的SFP (GTHE2_CHANNEL_X1Y13)的channel up能起来，不改变设计文件，只改变约束的GTH的位置，发现其他三个口的SFP的channel up起不来。想问问各位大大，有没有遇到过这种情况的，求帮忙。

ee初学者

我猜是不是pll的时钟有问题，看到资料说GTH最好用外面的时钟驱动。但是用内部时钟有且只有一个固定位置的SFP的channel up能建立，让我觉得不太能理解。另外还存在一个现象，就是不管是用哪个位置的GTH，GTH都能产生user_clk

大宝好好

时钟最好使用晶振出来的高精度时钟，我恰好用过vc709的四个SFP+，它的参考时钟管腿是接在板上的SMA上的，你可以用板上的156.25MHz时钟从另一对SMA输出，然后在板上通过SMA电缆将这对输出的时钟接到这个参考钟的SMA上。楼主可以先这样试试，我当时是这么用的，用SFP+跑过很多应用都没问题

ee初学者

回复 3# 大宝好好

谢谢你的建议，不过我已经找到问题的所在了。需要对SFP+的一些输入做处理，我之前没注意到这点。现在能建立链路了

zhangbinsniper

你用的是channel PLL还是quard PLL？自环是否成功？

黎释注册

我最近也在调光纤模块，有些疑惑想请教下，（我需要使用光纤在MCUS和CU之间传输的是解码后的24bitsRGB        视频数据）。
1. 我使用了四个通道，就是四个通道发送的数据是否是一样的，（我需要四个通道同时发送一样的数据）；
2. user_clk与GTP_RFCLK的关系？（板上晶振是130M差分晶振）。
3. 该怎么选择帧数据还是流数据（我暂且选择的是流数据），
4. 通道TXD_I[127：0]怎么和24bits数据匹配？是否两者之间需要加上FIFO对数据进行处理?
谢谢！希望多多指点。

ee初学者

回复 5# zhangbinsniper  cpll

ee初学者

回复 6# 黎释注册
2:user_clk是高速收发器产生的。如果你调用ip，好像会自动生成对user_Clk的约束。根据我调ip生成的约束文件看，我猜user_clk和gtp_rfclk是同周期的。3：流数据可能用在视频相关的数据传送，我感觉如果你能容忍你传输的数据出现随机错误，就用流数据好了。数据帧能提高传输数据的准确性吧。

以上回答不保证正确性，只是我一个人的看法，欢迎大神指点

黎释注册

回复 8# ee初学者


   十分感谢你！我是调用的qurora_8b10b IP核，在官方例子中有个时钟管理模块（clock_module），是根据GT_CLK产生的user_clk和sync_clk,(使用的PLL_ADV原语)。不知道你是否用过这个IP核，例程中有个frame_gen模块，产生TXD_[0：127]数据，所以我就有个疑惑，
我的24BITS数据怎么连接TXD[0：127]  ，而且怎么让四个通道发送一样的数据？
  谢谢！