仿真遇到的相同module 名但是不同内容，需要在不同地方实例化的问题

jojofly

TB 和 RTL 里面有一个相同的IP A。
一开始 TB/RTL 实例化是同一个dir下单IP A。
现在需要将TB 同时支持 IP A 和 IP A+。
IP A 和 IP A+ 在不同目录下，但是文件名都相同。

编译TB是需要调用 rtl_lib,导致TB在使用IP A+时，调用的都是IP A的模块。

如何能够实现在编译时指定 tb.a 使用 IP A+， 而RTL.a 使用 IP A？

nativeda

看下VHDL library和configuration的说明。Verilog 2K也有configuration的概念。你用VCSMX的话在user guide里找Verilog Configurations and Libmaps

jojofly

我用的Questasim，没有libmap这个选项