数字验证工程师的门槛。

547420883 · 发表于 2017-3-22 22:27:01

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数字验证工程师的门槛有多高。对于在校大学生，需要学习多久能找到工作。本人有verilog代码基础。可以独立设计简单verilog 。

jacobshen · 发表于 2017-3-27 14:24:30

算比较低的

daviehj · 发表于 2017-3-27 14:36:31

有verilog基础，会点设计，说实话不利于你入门验证，还不如一张白纸

timtim016801 · 发表于 2017-3-27 23:37:46

UVM SV 學一些就夠了

jiayouhq · 发表于 2017-3-28 12:52:43

1.需要面相对象的编程概念。
2.sv介绍，可以看看。主要是验证环境的基本组成关系。

知道这些入门就快了。
但是要成为一个合格的验证人员，还需要在项目中努力理解完备性的概念，多了解遗留bug的根本原因，做一两个项目就有信心了。

yardeni · 发表于 2017-3-28 16:59:51

入门不难

547420883 · 发表于 2017-3-28 17:58:07

回复 3# daviehj 主要我们课程基本都是，前端和后端。验证只有大三下学期才开一门。所以对验证不是特别了解。只知道一本绿皮书是验证的经典书

kuolifeng · 发表于 2017-3-29 09:42:28

看公司對 verification team 的定位吧! 若是要設計 verification IP, 门槛不見得會低於 designer.

547420883 · 发表于 2017-3-29 12:39:47

回复 8# kuolifeng

恩，因为今年的验证招的比设计多，所以想了解一下！

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