DCDC后仿问题

tanxiaoyan · 发表于 2017-3-22 15:35:16

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BUCK型DCDC芯片在整版前仿时，输出结果正确；将芯片内部除了模块间的连接线外的所有模块均换为后仿时，输出结果也正确；加上连接线的整版后仿时输出不正确，可能出现这种情况的原因是什么？是版图的走线有问题吗？还是走线之间造成了互相的干扰呢？
DCDC版图设计时有哪些注意事项呢，求大神指导

moonguard1 · 发表于 2017-3-22 23:33:42

如果确定是每个模块后仿均没有问题，那么很有可能是互联时出现问题。有些信号线在switching状态下会因为寄生的RC而变形，这对于延迟很敏感的电路来说就可能是比较严重的问题。
解决的办法无非就是多存一些信号，一个个去排查那些关键的信号。在整体后仿时，在闭环中从关键信号初始一个模块一个模块地看，信号经过模块后是否是对的。

tanxiaoyan · 发表于 2017-3-24 16:07:42

回复 2# moonguard1

好哒，谢谢指导

[求助] DCDC后仿问题

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