set_min_delay如何用来产生inverter chain

lwj930609 · 发表于 2017-3-22 07:53:16

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图片是我想用DC产生的inverterchain，我在verilog代码中，将DFF的Q端连到了SN端，综合后，找到了对应的wire，希望可以用set_min_delay的方法来增加延时从而产生inverter chain，但是set之后compile_ultra -incremental,并没有效果。
请问set_min_delay应该如何正确使用？

lwj930609 · 发表于 2017-3-22 10:12:40

补充一下，我在set_min_delay之后有report_timing -delay min有violation

lwj930609 · 发表于 2017-3-24 04:24:32

又是一次自己挖坑自己填。
UserGuide才是找答案的最好地方。
在tcl里加了一句：compile -only_hold_time
后面又出现了Maxcap的问题，也是乱翻UG找到了解决办法。
请包容一个新手入门时候的尴尬😂

出尘入世 · 发表于 2017-3-26 11:46:44

学习了

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