自己设计的数字芯片，测试发现输出管脚全是高电平，输入管脚全是中间电压

xiajinminyu · 发表于 2017-2-27 15:58:48

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本帖最后由 xiajinminyu 于 2017-2-28 09:31 编辑

自己设计的数字芯片，测试发现输出管脚全是高电平，输入管脚全是中间电压，请问这是什么问题？输出信号应该是低电平才对啊，为啥会是高电平啊？求大家给点分析，谢啦！
还有一个问题，输入的clk管脚，接入前clk是正常的，占空比50%，接入clk管脚再测，时钟占空比不是50%了，不知道是什么原因影响了clk？

richardxingxing · 发表于 2017-2-27 18:56:24

输出内部有上拉？输入内部没有上下拉？

xiajinminyu · 发表于 2017-2-28 09:23:17

回复 2# richardxingxing

谢谢啦，芯片pad输入内部没有上下拉,输出也不需要上下拉，这个pad以前用过的，所以不知道哪里出了问题

bornforhappy · 发表于 2017-2-28 13:45:43

回复 1# xiajinminyu

是不是IO的输入输出方向配置错了？

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