请教MUX选择时钟的约束问题

春风十米 · 发表于 2017-2-18 15:04:05

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主时钟clock分频后经过MUX1，选择出clk_enc时钟后再分频，进过MUX2选择出clk_data，clk_data再2分频得到clk_data_2。其中clk_dvi4、clk_div8、clk_enc、clk_data、clk_data_2进过手动插入的门控后作为其他模块的时钟。我通过create_generated产生时钟后，使用set_clock_group后，综合还是会出现clock crossing domain.初学者，思考了很久都没解决，请教各位，怎么约束能避免clock crossing domain?

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