请教MUX选择时钟的约束问题

春风十米

主时钟clock分频后经过MUX1，选择出clk_enc时钟后再分频，进过MUX2选择出clk_data，clk_data再2分频得到clk_data_2。其中clk_dvi4、clk_div8、clk_enc、clk_data、clk_data_2进过手动插入的门控后作为其他模块的时钟。我通过create_generated产生时钟后，使用set_clock_group后，综合还是会出现clock crossing domain.初学者，思考了很久都没解决，请教各位，怎么约束能避免clock crossing domain?

                               
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出尘入世

每create一个clock就会出现一个clock_domain，当然也会出现cross_clock_domain，都是同步clock就不会出现setup slack

春风十米

回复 2# 出尘入世 谢谢回复，但是只有主时钟clock我是用的create，在MUX1、MUX2和D—flip flop后面都是用create_generate命令,而且出现的问题是，按照设计在D-flip和latch都是相同的时钟输入，但是在setup time报告时，D-flip和latch不是相同的时钟，出现的是时钟clk_div2 到clk_div8和时钟clk_enc的cross_clock_domain. 不知道问题出现在哪儿了

melaz

回复 3# 春风十米

试试在分频的地方都加上generate clock, mux 用case analysis选择确定的时钟

carl19880412

能发一下 set_clock_group 是怎么设置的吗？

bornforhappy

回复 3# 春风十米


    这个问题还是要看设计意图是什么，你的表述没有说清楚，我们假设你clock分成的四路都是异步的（默认是同步的），因为你想避免不同clock cross间检查，所以可以在mux输出定义四路时钟，并且将这四路设置为physical_exclusive，第二级mux也一样。但是如果是要做同步的话，最好就不要这样做了。