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[求助] 自举电路中的Verilog-a的疑问

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发表于 2017-2-14 17:52:06 | 显示全部楼层 |阅读模式

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2.png 请教各位一个问题!谢谢了
在自举电路中,GND是如图1(幅度为12V)所示的变化,有一个自举电容二极管,将VCC也举高了,此时在自举电路中有一个逻辑门非门,它的verilog-a代码如图2所示,其中Vout_val=!(logic_in)?V(VCC):V(gnd) 请问这句话对吗?我感觉有一些问题啊,我把自己写的非门加进去仿真一下变得非常非常非常慢。。
QQ图片20170214174357.png
QQ图片20170214174357.png
2.png
 楼主| 发表于 2017-2-14 17:53:45 | 显示全部楼层
自己顶一个@
发表于 2018-9-5 21:52:57 | 显示全部楼层
回复 1# xhfwithe


   能留个qq么   我也在学习verilog-a    想找个人讨论
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