Altera PLL时钟动态重配置 简单实现

wmy367

目前仅在 Cyclone IV上 测试，pll 为 short chain mode

1、PLL建议配置成 C0-C4口都使用

2、详细使用说明，请参考 pll_config_tb.sv 测试文件

3、输出的频率 = 输入的频率x（Mult系数）÷ （Div系数）÷ （clock div 系数）÷ 2 ;;; 注意还要除二

4、有些奇奇怪怪的系数会不工作或者使PLL失锁或者输出的频率不对，这个和PLL有关

--@--Young--@--

Github 代码通道

下面位模块IO

1. module pll_config (
   
2.     input               clock               ,
   
3.     input               rst_n               ,
   
4.     input               update_req          ,
   
5.     input [7:0]         Mult                ,
   
6.     input [7:0]         div                 ,
   
7.     input [7:0]         clk0_div            ,
   
8.     input [7:0]         clk1_div            ,
   
9.     input [7:0]         clk2_div            ,
   
10.     input [7:0]         clk3_div            ,
    
11.     input [7:0]         clk4_div            ,
    
12. 
    
13.     output              to_pll_scan_clk     ,
    
14.     output              to_pll_scan_ena     ,
    
15.     output              to_pll_scan_data    ,
    
16.     output              to_pll_rst          ,
    
17.     input               from_pll_scan_done  ,
    
18.     output              to_pll_update
    
19. );
    

复制代码

akira2009999

不错，值得借鉴