在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2014|回复: 3

[原创] 在SystemC中自定义AXIS接口

[复制链接]
发表于 2017-1-4 11:41:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 paulluy 于 2017-1-4 11:50 编辑

因为AXIS中有些信号是输出的, 有些是输入的; 而在SystemC中缺少类似SytemVerilog那样的modport可以给一个接口内部信号定义不同的方向.
导致使用SystemC直接写RTL时, 接口简化这块不如SystemVerilog.
考虑到C++的强大, 感觉这个不应该成为限制.
所以动手用sc_channel和sc_interface写了一个AXIS接口, 经过仿真可以使用.
准备放在HLS里综合看看效果如何.

simple_fifo.rar

1.28 KB, 下载次数: 17 , 下载积分: 资产 -2 信元, 下载支出 2 信元

在SystemC中定义AXIS接口

发表于 2017-1-7 19:56:56 | 显示全部楼层
VERY GOOD, THANKS
发表于 2017-1-9 15:38:04 | 显示全部楼层
nice,收藏了,很好
发表于 2017-3-9 14:26:48 | 显示全部楼层
这个做法以前在一篇文章中看到过,就是比较sv与sc的,其中就有modport在sc中类似的实现
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 02:37 , Processed in 0.016657 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表