在SystemC中自定义AXIS接口

paulluy · 发表于 2017-1-4 11:41:25

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本帖最后由 paulluy 于 2017-1-4 11:50 编辑

因为AXIS中有些信号是输出的, 有些是输入的; 而在SystemC中缺少类似Sytemverilog那样的modport可以给一个接口内部信号定义不同的方向.
导致使用SystemC直接写RTL时, 接口简化这块不如SystemVerilog.
考虑到C++的强大, 感觉这个不应该成为限制.
所以动手用sc_channel和sc_interface写了一个AXIS接口, 经过仿真可以使用.
准备放在HLS里综合看看效果如何.

xiaoyqing · 发表于 2017-1-7 19:56:56

VERY GOOD, THANKS

constatine · 发表于 2017-1-9 15:38:04

nice，收藏了，很好

liangdy013 · 发表于 2017-3-9 14:26:48

这个做法以前在一篇文章中看到过，就是比较sv与sc的，其中就有modport在sc中类似的实现

[原创] 在SystemC中自定义AXIS接口

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