怎样设计高速的D触发器？

88王道 · 发表于 2016-12-28 13:40:34

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在做PLL，里面用到速度较高的分频器（1.8G左右），想用D触发器实现分频，请问怎样设计一个速度能达到1.8G的D触发器呢？有好的资料推荐下，多谢了！

fkl523 · 发表于 2016-12-28 20:45:12

D触发器的速度不是由厂商工艺库决定的？

这么高速应该考虑由模拟电路来实现了吧，个人理解。

bayilaoye2016 · 发表于 2017-1-2 16:39:52

不动啊

zhaoshiyu · 发表于 2017-1-4 17:05:48

lerning

sukong123 · 发表于 2017-1-5 09:24:45

工艺厂商提供的基准单元库里面DFF速度达不到这么快，
还是需要Analog实现的

西西在冰城 · 发表于 2017-1-5 09:46:17

本帖最后由西西在冰城于 2017-1-5 09:47 编辑

菜鸟说下自己的观点，因为我接触最多的是FPGA。不对的地方情指出啦~

1. 在xilinx FPGA里，sp6系列的逻辑部分最高能跑的周期是300mhz，而速度相对较高的DDR或者GTX都是用专有的布线跑的。
2.你说要求1.8G的分频时钟，我理解如果是二分频，分频前也要3.6G……突然反应过来这不是cpu主频……
3. D触发器，用我所剩不多的电路知识。用MOS管搭建的话，导通时间，1.8G按照2G，周期也就是0.5ns，也就是MOS的导通时间需要远小于0.5ns……
我自己都算蒙了……大概就是这个意思啦

rainwerstone · 发表于 2017-1-6 11:43:33

这个和制造工艺直接相关吧

ysqsmallfish · 发表于 2017-1-9 14:15:07

好东西，收藏了

ysqsmallfish · 发表于 2017-1-9 14:20:16

好东西，收藏了

yxk · 发表于 2021-8-19 11:06:38

不咋样啊

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