Xilinx Virtex6 FPGA中IODELAYE1用法问题

yyz1988

我用的FPGA型号是XC6VLX240T,我想把外界输入的时钟Rx_clk_i（125MHz），延时2ns左右，再给到内部逻辑，下面是IODELAYE1的例化   
IODELAYE1 #(
      .CINVCTRL_SEL("FALSE"),          // Enable dynamic clock inversion ("TRUE"/"FALSE")
      .DELAY_SRC("CLKIN"),                 // Delay input ("I", "CLKIN", "DATAIN", "IO", "O")
      .HIGH_PERFORMANCE_MODE("TRUE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE")
      .IDELAY_TYPE("FIXED"),         // "DEFAULT", "FIXED", "VARIABLE", or "VAR_LOADABLE"
      .IDELAY_VALUE(20),                // Input delay tap setting (0-32)
      .ODELAY_TYPE("FIXED"),           // "FIXED", "VARIABLE", or "VAR_LOADABLE"
      .ODELAY_VALUE(0),                // Output delay tap setting (0-32)
      .REFCLK_FREQUENCY(200.0),        // IDELAYCTRL clock input frequency in MHz
      .SIGNAL_PATTERN("CLOCK")          // "DATA" or "CLOCK" input signal
   )
   IODELAYE1_Rx_clk (
      .CNTVALUEOUT(), // 5-bit output - Counter value for monitoring purpose
      .DATAOUT(Rx_clk_delay),         // 1-bit output - Delayed data output
      .C(0),                     // 1-bit input - Clock input
      .CE(0),                   // 1-bit input - Active high enable increment/decrement function
      .CINVCTRL(0),       // 1-bit input - Dynamically inverts the Clock (C) polarity
      .CLKIN(Rx_clk_i),             // 1-bit input - Clock Access into the IODELAY
      .CNTVALUEIN(0),   // 5-bit input - Counter value for loadable counter application
      .DATAIN(0),           // 1-bit input - Internal delay data
      .IDATAIN(0),         // 1-bit input - Delay data input
      .INC(0),                 // 1-bit input - Increment / Decrement tap delay
      .ODATAIN(0),         // 1-bit input - Data input for the output datapath from the device
      .RST(IODELAYE1_reset_w),  // 1-bit input - Active high, synchronous reset, resets delay chain to IDELAY_VALUE/
                                 // ODELAY_VALUE tap. If no value is specified, the default is 0.
      .T(0)                      // 1-bit input - 3-state input control. Tie high for input-only or internal delay or
                                 // tie low for output only.

   );
我不知道上面例化填写的端口对不对，想请问，输入时钟Rx_clk_i是接在CLKIN端口呢，还是接在IDATAIN端口呢，或者别的接口，Input delay tap setting如何计算设置呢，另外还需要例化一个IDELAYCTRL，
IDELAYCTRL IDELAYCTRL_Rx_clk (
      .RDY(),       // 1-bit Ready output
      .REFCLK(Clk_125M), // 1-bit Reference clock input
      .RST(Clk_125M_rst)        // 1-bit Reset input
   );
请问这个IDELAYCTRL 的REFCLK用哪个时钟呢，有什么影响吗？它的复位RST是否需要单独处理呢，我在UCF文件中对IDELAYCTRL的位置进行约束，如下，
INST "IDELAYCTRL_Rx_clk" LOC=IDELAYCTRL_X2Y1;但是综合时提示INST "IDELAYCTRL_Rx_clk" not
   found. 请问这是为什么呢,另外这个IDELAYCTRL的具体位置根据什么找呢，

菜鸟要飞

好像手册要求IDELAYCTRL的.REFCLK，IODELAYE1的.C 得用200M时钟

郭帅666

我是在 千兆ip核设置了iodelay，和你用的不太一样

iceinsky

兄弟 ，一般都是延迟数据，时钟不动哦，还有，如果是高速同步信号，你要考虑源端时序，板卡上的延迟保持，再说FPGA里面的故事

iceinsky

多说两句，你要仔细去看看xilinx的wapp文档，ug文件，xilinx的delay单元是 一个IDELAYCTRL （也可以是多个，但是多个的复杂度很多，需要在约束里定义IDELAYCTRL 的坐标，且此单元仅仅是当前region内的delay单元可用，最简单的就是全芯片引用一个IDELAYCTRL ），且IDELAYCTRL 的输入时钟是固定的200MHz，因为IODelay的基本思想就是引用一个200MH在的时钟，对这个时钟存在64组延迟，第i组延迟就是i*1/64*0.5ns，i就是你引用第几级物理延迟线，你在端口上控制i，然后在用户逻辑层去判断串行码流和byte、word的边界检测。