DDR3初始化不成功 MIG KC705

linlf369 · 发表于 2016-11-14 14:03:28

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hi,遇到个问题,和大家一起讨论下.使用7系列的开发板KC705，使用vivado 2015.2，IP核里面的存储器选择的是MT8JTF12864HZ-1G6。
使用的时候，发现init_calib_complete一直没有拉高。下载官网MIG的例程，还是有这个问题，即使是例程里包含的，使用已经编译生成的bit文件，init_calib_complete信号也还是一直为低电平。
大家有没有类似情况的，一起讨论下阿。之前也看到有朋友遇到类似问题，但是都有始无终阿。

ltaxuewuhen · 发表于 2016-11-14 14:34:04

我遇到的现象是这样：第一次上电，init_calib_complete能起来，但是再次复位以后就不起来了，整个DDR工作正常。后来将Vivado更新到2016.1再无此现象，目测是IP bug。期望能提供有用信息给你

linlf369 · 发表于 2016-11-16 15:03:31

我遇到的现象是这样：第一次上电，init_calib_complete能起来，但是再次复位以后就不起来了，整个DDR工作正 ...
ltaxuewuhen 发表于 2016-11-14 14:34

登录/注册后可看大图

但是我比较疑惑的是，使用恶性ample design里面带有的已经生成的bit文件，配置到KC705里面，init_calib_complete信号也还是没有起来。。。。这个让我比较蒙圈。。。。

linlf369 · 发表于 2016-11-18 09:41:34

只好自己顶一下了。大家可以一起讨论下阿。

linlf369 · 发表于 2017-3-10 10:17:34

顶一下，没有遇见同样情况的朋友么？

daneast · 发表于 2017-3-10 11:54:53

回复 1# linlf369

如果是代码问题在综合布局布线时就能发现，对着warning挨个排查吧，遇到过clk输入方式没设置对的情况其他的没见过。如果报告确实没错那肯定就是板子的问题了，XILINX生成的IP core基本不会有问题，用的VC709 MIG供参考。

linlf369 · 发表于 2017-11-9 10:53:51

原来的板子有问题。。。使用自检程序发现DDR3模块测试不通过。。。。从来没怀疑过板子自身有问题。。。耽误那么久的时间。。。

linlf369 · 发表于 2017-11-9 10:57:33

回复 6# daneast

另外问一下各位兄台，调试时候，如果使用chipscope/debug的时候，使用的时钟域是哪个啊？

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