衬底漏电流对电路的影响

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1.一个电流比较器电路中，NMOS衬底接高电位，源衬二极管正偏，衬底瞬态最大漏电流是750nA， 稳态漏电流是8nA，漏源电流是2uA, 但是仿真结果仍然正确，那这个电路能用吗？
2.电路中衬底漏电一般是多大可以容忍？
《A Body-Bias based Current Sense Amplifier for High-Speed Low-Power Embedded SRAMs》文中就采用了The low voltage level at the M3
substrate (Vdd-ΔVBitline) and the high voltage at the source(Vdd) make this transistor forward-body biased FBB, with source-body voltage difference VSB=ΔVBitline. 这个不是也有衬底漏电吗？