在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
EETOP诚邀模拟IC相关培训讲师 创芯人才网--重磅上线啦!
查看: 6956|回复: 3

[转贴] 从D触发器的逻辑结构说明建立时间和保持时间

[复制链接]
发表于 2016-11-1 11:49:54 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
从D触发器的逻辑结构说明建立时间和保持时间
[size=1.17em]从D触发器的角度说明建立和保持时间.


未命名.bmp

上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号,低有效; D是信号输入端,Q信号输出端; 这里先说一下D触发器实现的原理:(假设S和R信号均为高,不进行置位和清零操作) CP=0时: G3和G4关闭,Q3和Q4输出为’1’。那么G5和G6打开,Q5=D,Q6=/D。Q5,Q6 的信号随输入信号D的改变而变化; G1和G2构成一个SR锁存器,我们知道,当 SR锁存器的S、R的输入均为高的时候,锁存器的输出保持不变,所以Q和/Q保 持不变. CP从0跳变为1时: G3和G4打开,Q3=Q6=/D,Q4=Q5=D。由SR锁存器的特性,Q=Q3=D,/Q=/D; CP=1时: 不管D怎么变化,Q3和Q4的信号都不会发生变化,所以输出也不会改变,具体原因由兴趣的可以推一下; 下面就又重复CP=0的时刻了. 从上面的分析可以知道,输入信号D是在CP=0的时刻,经过与G5和G6两个与非门的延迟Tsu之后才传输到Q5和Q6端的,然后再CP跳变为1的时候被锁存到输出端的. 我们假设Tsu=5ns,如果D输入信号在CP跳变为1之前4ns(<5ns)的时候,才发生变化,那么在CP跳变为1时,输入信号D还没有传输到Q5和Q6,SR锁存器锁存的将是D变化之前的数据。也就是说D输入信号只有在CP跳变之前>Tsu的时间里准备好,触发器才能将数据锁存到Q输出端口,也就是所说的要保证信号的建立时间. 在CP跳变为1之后,Q5和Q6的信号要经过G3和G4两个与非门的延迟(Thd)才能传递到Q3和Q4,构成SR锁存器之前的D输入的阻塞,保证在CP=1是输入数据变化不会影响锁存结果。 我们假设Thd=5ns,如果D输入信号在CP跳变为1之后5ns内发生跳变,因为此时Q3和Q4还没发生变化,均为’1’,Q5和Q6的状态将会发生跳变。在CP=1的时刻,Q3和Q4跟随Q5、Q6的改变也发生跳变,末端SR锁存器的输出Q也发生跳变,造成输出结果不对。 也就是说在CP跳变为1之后的Thd时间内,D信号不能发生变化,也就是所说的要保证信号的保持时间(Thd)。 以上是小弟今天重温数电的时候的一点小看法,有什么不足的或不对的,希望各位大神不吝赐教!


guoyu (2011-9-28 11:05:01)

分析很好。但是在标准单元中的D触发器并不是用这个电路实现的。所以这个说明针对的不是MOS管级的设计,在asicFPGA设计分析中用处不大,只能作为直观的理解参考。如果深究的话可以看看设计透视那本书。

挂在天边的鱼 (2011-9-28 15:38:14)

回复 2# guoyu 恩,这个只是结合TTL电路的与非门结构的D触发器的一个说明,有时间会再深入分析这个问题的...

wy0619 (2011-10-01 22:55:19)

不明白。。。

zhouandy (2011-10-03 11:22:17)

回复 1# 挂在天边的鱼 好帖,从原理上说明建立保持时间,对数字前端的IT民工兄弟很有帮助啊:)

smile_di (2011-10-10 21:26:46)

好,很脱俗

smile_di (2011-10-11 09:31:26)

回复 1# 挂在天边的鱼 “我们假设Thd=5ns,如果D输入信号在CP跳变为1之后5ns内发生跳变,因为此时Q3和Q4还没发生变化,均为’1’,Q5和Q6的状态将会发生跳变。” setup能够理解,这个hold有点疑问,CP在变为1之后,Q5,Q6的逻辑不是已经关闭了吗,为什么D的数据还能传进来?

挂在天边的鱼 (2011-10-11 21:41:48)

回复 7# smile_di cp=1需要经过一个与非门的延迟T之后才能关闭Q5,Q6的逻辑,也就是说如果在T时间内D的输入有变化,还是可以通过Q5,Q6传输过来的.

asyou (2011-10-12 17:59:46)

是不是在连续传送数据的情况下,如果建立时间不满足,所有的数据都会被延迟一个时钟得到?

asyou (2011-10-20 10:31:19)

请楼主在此基础上对“亚稳态”做一些分析!!

水汤汤 (2011-10-20 17:32:47)

回复 7# smile_di 下午想了好久这个保持时间 和我的想法是一样的 时钟拉低以后 前面一级不会立刻封住 此时前面一级的输入会造成后面一些不可预知的状态,而后面一级已经开始采样前面一级的输出了…… 不过我后来想好像标准单元里那种前一级是由传输门控制的结构话 传输门封住的时候 D的变化似乎不存在这个保持时间问题

chaoqinyou (2011-10-21 21:35:18)

看了这个终于对建立时间和保持时间有一点理解了,谢谢楼主!

renhuailu (2011-10-22 10:38:56)

好贴!

tzhaody12 (2011-10-27 22:58:36)

分析的很详细

esufick (2011-11-02 10:54:43)

分析的挺好的

heritor (2011-11-05 08:02:13)

很喜欢这种深入的分析,支持楼主

heritor (2011-11-05 08:05:12)

回复 2# guoyu 弱弱的问一下设计透视那本书的书名叫什么??

guoyu (2011-11-05 11:10:20)

Digital Integrated Circuits: A Design Perspective

kalote (2011-11-17 17:44:59)

不懂是什么

pqfeng (2011-12-15 17:02:49)

学习了 不错

greg_chang (2012-2-02 23:50:55)

分析的挺好的。

发表于 2020-6-21 08:46:52 | 显示全部楼层
说得好,zan
发表于 2022-7-26 08:39:42 | 显示全部楼层
没有图啊
发表于 2023-4-15 17:06:51 | 显示全部楼层
不错
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-5-2 18:25 , Processed in 0.020709 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表